上個月，DARPA對外公佈了一項名為SAHARA（Structured Array Hardware for Automatically Realized Applications ）的專案。按照DARPA的說法，該專案的目的以應對阻礙國防系統定製晶片安全開發的挑戰。

DARPA在新聞稿中指出，SAHARA是一項重要計劃，旨在支援國防部研究與工程部副部長USD（R＆E）領導的國防部（DoD）微電子學路線圖，以定義，量化和標準化安全性，同時加強國內半導體制造。快速確保商業微電子原型（RAMP-C）和最新的異構整合原型（SHIP）專案也是DoD路線圖不可或缺的部分。

他們表示，儘管FPGA在當今的軍事應用中得到了廣泛的應用，但是結構化ASIC可以提供更高的效能和更低的功耗，這使其成為國防電子系統的高效替代品。但是，手動將FPGA轉換為結構化ASIC是一個複雜，漫長且成本高昂的過程，因此很難以國防部應用所需的定製晶片數量來證明經濟負擔。

此外，當前的轉換過程沒有解決設計安全性的考慮。為了顯著縮短設計過程，降低相關工程成本並增強晶片安全性，DARPA將與英特爾團隊合作，致力於實現FPGA功能的自動化轉換過程，同時增加獨特的晶片保護以應對供應鏈安全威脅。

DARPA Microsystems的專案經理Serge Leef表示：“ SAHARA的目標是透過自動執行FPGA到結構化ASIC的轉換，將設計時間減少60％，工程成本減少10倍，功耗減少50％。”

微電子學的佈雷特·漢密爾頓（Brett Hamilton）表示，結構化的ASIC平臺和方法，以及在SHIP中開發的先進封裝技術，將使美國國防部能夠更快，更經濟地開發和部署先進的微電子系統。

而根據我們對英特爾的瞭解，他們已經生產了“ eASIC”裝置——結構化ASIC，這是FPGA和標準單元ASIC之間的中間技術。與FPGA相比，它們具有更低的單位成本和更低的功耗。英特爾在公告中說，與標準單元ASIC相比，它們的設計成本更低，上市時間更快。英特爾及其合作伙伴計劃使當前和未來FPGA的轉換過程自動化。

按照Serge Leef的介紹，結構化ASIC定製了兩層或三層，這些層是從使用者的設計派生而來的。現在，英特爾的體系結構並不完全類似於門陣列，但是原理相似。

他進一步指出，與FPGA不同（這就是為什麼它們吸引DoD設計者的原因），結構化ASIC（和ASIC）的缺點是它們可以向製造商透露設計資訊，為可能的克隆，偽造和逆向工程打開了方便之門。相比之下，FPGA更加安全，它們在製造時不包含任何設計資訊。晶片交付後，設計資訊將插入到FPGA中。這也就是為什麼雙方還將在晶片增加獨特的保護，希望能夠阻止逆向工程和假冒的攻擊。

DARPA說：“研究團隊旨在開發新穎的晶片保護技術，並採用驗證，確認和紅色團隊來對所採取的措施進行壓力測試。” “一旦該方案得到證明，預計該對策將被整合到英特爾的結構化ASIC設計流程中。”

值得一提的，該方案更多的設計流程將在美國境內進行，因為DARPA表示：“英特爾旨在在其10奈米工藝上建立結構化ASIC的國內製造能力。”

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