國產EDA行業正迎來發展機遇。
作者 | ZeR0
編輯 | 漠影
芯東西11月24日報道，今日，EDA創企芯華章推出
4款擁有自主智慧財產權的數字驗證EDA產品
，以及
統一底層框架的智V驗證平臺
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被譽為晶片業“工業母機”的EDA，是數字化產業的底層關鍵技術，連線並貫穿了晶片與科技應用的發展，對於降低晶片設計門檻、幫助晶片設計企業降本增效至為關鍵。
芯華章成立於2020年3月，是國產EDA生力軍之一，其全球近300名員工僅用不到兩年，便從零起步研發出今日釋出的這些新品。這些新品
將在實現多工具協同、降低EDA使用門檻的同時，提高晶片整體驗證效率。
“我相信今天，2021年11月24日，不但對於芯華章，甚至對於整個EDA行業，對於積體電路設計產業，都將是一個有著重大影響、有著深遠意義的一天。”芯華章科技董事長兼CEO王禮賓說。
當前芯華章已彙集一批國際威望很高的EDA科學家、資深專家、優秀工程師及經驗豐富的管理運營團隊，在全球分佈9個研發中心。
同時，芯華章致力於面向未來的EDA 2。0軟體和智慧化電子設計平臺的研發，以技術革新加速晶片創新效率，讓晶片設計更簡單、更普惠。
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數字驗證環境存在三大痛點
芯華章科技首席科學家林財欽首先回顧了EDA與晶片設計的歷史。
上世紀七八十年代，電路設計基本靠手工操作，效率非常低；到90年代，晶片設計開始可以用軟體來編譯，能很快從high level到底層來完成設計，這催化了90年代晶片設計效率爆發式增長。進入21世紀，大家發現晶片的很多模組能重複使用，如果用SoC IP設計概念，效率可以進一步提升。
根據DARPA報告，今天的晶片設計規模與成本快速上升，上世紀80年代到2000年，工具還可以支援設計的需求，所以成本和設計時間還算合理；但到2000年之後，尤其到現在，設計的成本急速升高，這背後的原因，就是在2000年後，缺少新的高效工具來支援晶片設計的複雜度。
IBS報告顯示了晶片設計成本主要花在什麼地方，可以看到有兩大塊，一是功能驗證，二是軟體開發。其中，驗證貫穿了整個積體電路設計流程，可以透過早期的軟體開發、早期Post-Si驗證等來縮短設計週期。
儘管EDA工具已經進步很多，當前EDA領域仍面臨5大挑戰：1）系統需求與硬體晶片設計之間的差距；2）成本、複雜性和風險不斷增加；3）40%-50%的設計週期和成本花在驗證工作上；4）高度依賴於工程師的經驗；5）從需求到應用的長週期。
據芯華章科技董事長兼CEO王禮賓分享，數字驗證環境有三大普遍痛點：
（1）工具缺乏相容性：
每個工具都能解決相應問題，但由於演算法引擎不能進行有效的互動與共享，無法做到互聯互通，相互反饋，使得晶片研發是在重複造輪子，甚至有使用不同的工具進行驗證，得到的結果並不一致。
（2）資料碎片化：
這降低了驗證重用的可能性，讓結果的除錯分析和驗證收斂變得更加困難。比如晶片長達1-2年驗證過程中，往往使用不止一種工具，每種工具都能產生驗證覆蓋率，但融合共享覆蓋率卻遲遲難以實現。對碎片化問題的影響下，業內普遍共識是數字驗證中的激勵移植、重複編譯、碎片化除錯所浪費的時間佔到了總體驗證時間的30%以上。
（3）工具缺乏創新：
現有主流工具歷經過去一二十年的發展，積累了陳舊的技術包袱，這些技術包括使得工具很難和AI雲原生這些先進技術進行融合。更重要的是，這些工具組合形成的平臺，沒有從架構之初就進行全盤考慮，因此也難以融合，並且提供相互相容的解決方案。
綜上，EDA技術必須全面進階，在底層框架上進行創新，支援多種處理器架構，支援雲、AI等技術，並從方法學上有所創新。
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智V驗證平臺：
包含三大基座、五大產品系列
王禮賓說，芯華章以當前行業需求為出發點，以人工智慧、雲計算為基礎，以融合化的驗證系統為總體框架，對經典EDA軟硬體架構以及演算法做創新融合重構，以形成更全面、更高效、更易用的新一代驗證系統。
他宣佈推出
智V驗證平臺
，平臺由
智慧編譯、智慧除錯以及智慧驗證座艙等三大基座
，以及
邏輯模擬、形式驗證、智慧驗證、FPGA原型驗證系統、硬體模擬系統等五大產品系列
構成。
智V驗證平臺（FusionVerify Platform）
具備統一的除錯系統、編譯系統、智慧分割技術、豐富的場景激勵源、統一的雲原生軟體架構。
該平臺能融合不同的工具技術，對各類設計與不同的場景需求，提供定製化的全面驗證解決方案，解決當前產業面臨的點工具各自為政的相容性挑戰，以及資料碎片化導致的驗證效率挑戰，
能有效提高驗證效率與方案的易用性，並帶來點工具無法提供的驗證效益。
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4款驗證EDA工具：大幅提升晶片驗證效率
芯華章從0到1打造了
4款自主智慧財產權驗證EDA工具
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王禮賓說：
“這組王炸是一個開始，希望可以讓我們的晶片產業實現王炸在手，驗證自由。
”
1、樺捷：高效能FPGA原型驗證系統
樺捷（HuaPro P1）
基於FPGA硬體和擁有自主智慧財產權的全流程軟體，可幫助SoC/ASIC晶片客戶實現設計原型的自動綜合、分割、最佳化、佈線和除錯。
該系統具有
一鍵式原型實現、高效能介面、多種深度除錯能力、豐富開放的生態
等特點，支援多種波形資料標準，方便與第三方工具整合。
它能夠自動化實現智慧設計流程，有效減少使用者人工投入、縮短晶片驗證週期，為系統驗證和軟體開發提供大容量、高效能、自動實現、可除錯、高可用的新一代智慧矽前驗證系統。
2、穹鼎：國內率先提出多構架支援的數字模擬器
穹鼎（GalaxSim-1。0）
使用新的軟體構架提供多平臺支援，支援不同的處理器計算平臺，如X86、Arm等，並已在多個基於Arm平臺的國產構架上測試透過，方便將產品部署在不同CPU構架的伺服器上。
穹鼎可結合穹景GalaxPSS智慧驗證系統的通用偵錯程式和通用覆蓋率資料庫，穹鼎模擬器能夠高效地配合其他驗證工具，提供統一的資料介面。
它支援IEEE1800 SystemVerilog語法、IEEE1364 Verilog語法，以及IEEE1800。2 UVM方法學，
在語義解析、模擬行為、時序模型上，已達到主流商業模擬器水平
。
“利用芯華章模擬工具GalaxSim，我們在兩週內就將設計調通。”中科院半導體所副研究員陳剛說，“和其他商用模擬器對比結果顯示，芯華章GalaxSim對RTL行為模擬行為正確，在效能上很多場景和其他商用工具已經基本一致。”
3、穹景：新一代智慧驗證系統
穹景（GalaxPSS）
基於Accellera PSS標準和高階驗證方法學的融合，針對目前和將來複雜驗證場景，自動生成場景，降低對工程師手工編寫場景的經驗依賴，為晶片產生更多高效的測試場景和測試激勵，提高驗證的場景覆蓋率和完備性。
PSS生成的程式碼具備可移植性，可以確保適用在軟體模擬、硬體模擬、FPGA原型驗證，甚至系統驗證上，提供從單一平臺驗證到多平臺互動驗證。
“芯華章PSS工具能夠快速地構建複雜場景，滿足SoC高覆蓋率的需求。”芯來CEO彭劍英評價道，“特別是在我們的CPU驗證，Cache一致性的高複雜場景下。”
4、穹瀚：國內EDA領域率先基於字級建模的可擴充套件形式化驗證工具
穹瀚（GalaxFV）
採用高效能字級建模（Word-Level Modeling）方法構建，具備高效能表現、高度可擴充套件性、友好的拓展介面，
在模型上已達到國際先進水平。
形式化驗證存在效能瓶頸和易用性問題。對此，穹瀚搭載了高併發高效能求解器、智慧排程演算法引擎以及專用斷言庫，可在充分利用算力，提高並行效率的同時，有效提高易用性和使用效率，為形式化驗證應用於產業降低了門檻。
天數智芯形式驗證專家周孝斌認為，芯華章穹瀚GalaxFV採用數學方法來求解驗證難題，是對模擬技術的有力補充，先進的建模方法與排程演算法。“在我們的rtllib模組效能實測中，效能表現優秀，對工程應用有很高的價值。”
據芯華章專家介紹，在國內某公司GPGPU設計的實測中，完全同等條件下，相比某國際主流形式化驗證工具，穹瀚GalaxFV證明時間縮短超30%。
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結語：國產EDA行業正迎來發展機遇
2021年3月公佈的《中華人民共和國國民經濟和社會發展第十四個五年規劃和2035年遠景目標綱要》中，積體電路設計工具被列入科技前沿領域攻關專欄。
工業軟體對於推動製造業轉型升級有重要的戰略意義，作為典型的研發設計類工業軟體以及晶片半導體產業鏈上游的重要支柱，EDA的發展已是國內晶片產業的關鍵任務，國產EDA行業正迎來發展機遇。
今日芯華章推出的一系列驗證EDA工具，為國產晶片設計研發工作提供了更多選擇。我們也期待看到更多本土EDA企業打造出解決晶片設計痛點的先進軟體工具，進一步降低晶片設計門檻，推動晶片研發更加普惠。
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