編者按

近年來，關於臺積電先進封裝的報道越來越多，在這篇文章裡，我們基於臺積電Douglas Yu早前的一個題為《TSMC packaging technologies for chiplets and 3D》的演講，給大家提供關於這家晶圓廠巨頭在封裝方面的的全面解讀。為了讀者易於理解，在演講內容的基礎上做了部分補充。

本文首先從Douglas Yu演講目錄開始，然後是各項詳細的內容。首先，簡單地敘述半導體產業迎來了轉折點，然後進入本論部分，即TSMC的最先進的封裝技術。具體如下，被稱為“3D Fabric”的2。5/3D的整合化技術、System scale up和封裝內部的互相連線的scale down。

其次，再進入第二項本論一一整合不同型別元件的新封裝技術。具體而言，解釋最先進的放熱技術、矽光電子（Silicon  Photonics）的整合化技術。文章的最後為彙總部分。

Front-end 和Back-end的3D封裝

被TSMC稱為“3D Fabric”的2。5/3D整合化技術由Front-end（FE 3D） 和Back-end（BE 3D）兩處工程構成。Front-end（FE 3D）是一種堆疊矽晶片（Silicon Die）後並相互連線的工藝技術。有多種分類，如將採用不同代際技術生產的矽晶片（Silicon Die）連線起來的技術、把矽晶片（Silicon Die）與其他材質的Die搭載於同一塊基板上的技術等。

Back-end（BE 3D）是一種高密度地把多個矽晶片（Silicon Die）連線起來的同時，再與封裝基板連線的技術。之前，TSMC開發了用於智慧手機的封裝技術“InFO（Integrated Fan-Out，整合扇出型）”和用於高效能計算機的封裝技術“CoWoS（Chip on Wafer on Substrate，晶圓級封裝）”。二者都具有豐富的量產實績。

TSMC研發的最先進的封裝技術一一“3D Fabric”的概要。左邊為Front-end（SoIC），右邊為Back-end（InFO和CoWoS）。出自TSMC“Hot Chips 33的演講”。（圖片出自：eetimes。jp）

Front-end的SoIC有兩種技術，其一為“CoW（Chip on Wafer）”，即一種在矽晶圓（Silicon Wafer）上堆疊晶片（Die）的技術；其二為“WoW（Wafer on Wafer）”，即一種將多片晶片（Silicon Wafer）堆疊起來的技術。此處需要注意的是，SoIC並不是一種將電氣訊號和電源系統等與外部（封裝外部）連線的技術。透過與Back-end的3D Fabric或者傳統的封裝技術相結合，來實現半導體封裝。

就Back-end的“InFO（Integrated Fan-Out，整合扇出型）”而言，它利用線路重布層（RDL：Redistribution Layer，一種將矽晶片（Silicon Die）的輸入/輸出電極引到外部的排線層）和外部電極（焊錫 Bump）實現高整合度的封裝技術（InFO的概要將會在後續文章種進行介紹）。此外，還存在一種被稱為“LSI（Local Silicon Interconnect）”的技術，即高密度地連線相鄰晶片的技術。

“CoWoS（Chip on Wafer on Substrate，晶圓級封裝）”是一種密集地放置矽晶片（Silicon Die）的高整合度封裝技術。即在可形成精細的排線和電極的“中間基板（Interpoer）”上密集地放置多個矽晶片（Silicon Die）（CoWoS技術將會在後續文章中詳細敘述）。“中間基板（Interpoer）”有矽和RDL兩種選擇項。

多個裸片（Die）連線技術

如上文所述，“3D Fabric”由Front-end（FE 3D）和Back-end（BE 3D）兩種技術構成。Front-end（FE 3D）中有一種被稱為“SoIC（System on Integrated Chips）”的、堆疊連線矽晶片（Silicon Die）的技術，這是一種可以支援“小晶片化”的技術。“小晶片化”指的是有意地將單顆晶片（Single Die）的系統LSI（SoC：System on a Chip）分割為多個晶片（Chiplet）的技術。這項技術最近才開始量產。

Back-end 3D（BE 3D）有兩種將多個矽晶片（Silicon Die）高密度相互連線的技術。其一，用於智慧手機的“InFO（Integrated Fan-Out，整合扇出型）”；其二，用於高效能計算機（HPC）的“CoWoS（Chip on Wafer on Substrate，晶圓級封裝）”。二者都已擁有豐富的量產實績。

構成“3D Fabric”的Front-end 3D（左側）和Back-end 3D（右側）

Front-end 3D的SoIC大致分為兩類。其一，利用多個製造代際技術迥異的小晶片（Silicon Die，Mini-die）來完成一個系統（相當於以往的System LSI），即Chiplet結構。可連線的“小晶片（Mini-die）”有各式各樣，如利用最先進的工藝技術生產的N代際Mini-die、N-1代際的Mini-die、以及N-2代際的Mini-die等等。

其二，利用工藝技術迥異的多個矽晶片（Silicon Die）組成一個模組（Module），即異構結構（Heterogeneous）。比方說，將利用邏輯半導體工藝生產的矽晶片（Silicon Die）和利用儲存半導體工藝技術生產的矽晶片（Silicon Die）組合起來。

從“CMOS”轉為”CSYS”

就以往的半導體研發技術而言，技術每進步一個代際，單個矽晶片（Silicon Die，或者稱為Single Chip）上搭載的電晶體數量大約增加兩倍。反過來看，每代技術下，整合同樣數量的電晶體所需要的矽面積卻減少一半。其實現的前提如下，即儘可能地將更多的線路埋入CMOS的單個晶片（Sigle Die）裡，即所謂的“單晶片（Monolithic）整合的最大化”。

但是，就當下最先進的7奈米、5奈米代際的CMOS生產而言，將利用不同代際技術生產的多個晶片（Die）組合起來、構成一個系統的做法正在成為最佳解決方案。TSMC把這項解決方案稱為“CSYS（Complementary Systems， SoCs and Chiplets integration”。

從CMOS到“CSYS（Complementary Systems， SoCs and Chiplets integration）”

組成一個系統的半導體技術事例。

（a）是傳統的系統LSI（SoC），在單顆晶片（Sigle Die）上實現最大規模的線路。

（b）為在邏輯晶片（Logic Die）上堆疊邏輯晶片（Logic Die）（或者儲存晶片）的事例（SoIC）。

（c）為水平放置邏輯晶片（Logic Die）（或者儲存晶片）的事例。

（d）為在（c）的基礎上，堆疊感測器晶片（Sensor Die）、高電壓線路（HV）、邏輯晶片（Logic Die）（或者儲存晶片）的SoIC事例。

以往，人們不會把採用不同工藝生產的矽晶片（Silicon Die）彙集在一起，而是把採用相同工藝技術生產的矽晶片（Silicon Die）封裝在一起，且人們認為這有利於降低整體的成本。但是，就7奈米、5奈米等尖端的技術工藝而言，邏輯半導體的微縮化使成本不斷增加，同時，難以實現微縮化的線路區塊（Block）越來越多。

於是，微縮化的優勢僅存在於大型的線路區塊（Block）中，而採用尖端工藝變得越來越普遍。相反，將多個晶片（Die）以2。5/3D的形式連線起來的整合技術（即先進封裝技術）的比重越來越大。更準確地說，要實現先進系統的研發，先進的封裝技術是極其重要的。

用於智慧手機的“InFO”的發展

以下開始介紹TSMC研發的先進封裝技術的最新發展方向。

TSMC的先進封裝技術始於用於高效能計算的“CoWoS（Chip on Wafer on Substrate，晶圓級封裝）”和用於智慧手機的“InFO（CoWoS（Chip on Wafer on Substrate，整合扇出型）”。“CoWoS”在2012年前後開始被採用，已經有十年的量產實績。InFO因在2016年被用於“iPhone 7”的“A10”處理器，而被人們熟知。

TSMC的最先進的封裝技術和其發展。橫軸為時間、縱軸為相互連線的密度、封裝的大小

CoWoS和InFO已經具有十年以上的研發歷史，至此已經派生出多種產品。此外，最近由於SoIC（System on Integrated Chips）研發的進步，將SoIC與CoWoS或者InFO結合的3D封裝開始“登場”。

接下來，我們來看看InFO的“衍生品”。就最初的InFO而言，其標準是，在被稱為“InFO PoP（Package on Package）”的InFO上搭載低功耗版本的DRAM（封裝產品）。主要用途為智慧手機的應用處理器（AP）。將AP封裝於InFO上，並搭載DRAM，一個小而薄的模組就誕生了。

InFO PoP、InFO_B、FCCSP的概圖。在下面的表格中比較了InFO_B和FCCSP（二者的外形尺寸都是14mm見方）

最近，又研發了一項名為“InFO_B（Bottom Only）”的技術，即可由TSMC以外的其他企業搭載DRAM。與FCCSP相比，可以獲得更高的效能。在外形尺寸同樣為14mm見方的情況下，比較InFO_B和FCCSP後發現，InFO_B的優勢如下：有效控制電源電壓下降、可容納更大尺寸的晶片（Die）、可容納更厚的晶片（Die）。

對InFO的另一個重要的研發是，針對高效能計算機（HPC）的改良，這一點我們將在下文中詳細敘述。

“InFO”技術在HPC的應用

TSMC研發了用於高效能計算機（HPC）的“CoWoS”，且已有十年以上的量產實績。CoWoS雖然是一種可應用於高速、高頻訊號的優秀封裝技術，但它有一個致命的弱點。由於“中間基板（Interposer）”採用的是大型的矽基板，因此生產成本極高。

InFO作為一種用於智慧手機的封裝技術，不需要封裝基板。因此，生產成本較低。於是，基於“InFO”，在搭載多個晶片（Multi-die，或者Chiplet）的前提下，透過增加封裝基板，試圖應用於HPC，即“InFO_oS”，也可以看做是CoWoS的廉價版。

“InFO_oS”的研發事例（可看做是首代產品），左上為從上面看的封裝圖。將兩顆矽晶片（Silicon Die，Chiplet）組合起來的Net-work-switch。左下為斷面圖。右側為Net-work-switch的整體影象

“InFO_oS”的概要和結構圖，利用RDL（線路重布層， Redistribution Layer）將多個矽晶片（Silicon Die）和基板相連線。RDL的排線的線寬線距極細，為2/2um。RDL的層數為五層。基板和RDL之間透過130um 間距（Pitch）的銅（Cu）凸點（Bump）連線

InFO_oS的首代產品於2018年開始量產。RDL的面積最大可達Reticle的1。5倍（1，287平方毫米左右）。被看做是Net-work-switch模組。第二代產品為搭載了10顆Chiplet的模組。結構如下：兩顆邏輯Mini-die，8顆用於輸入/輸出（IO）的Mini-die。RDL部分的面積為Reticle的2。5倍（51mm×42mm）。基板的大小為110mm見方。預計在2021年內量產第二代產品。

“InFO_oS（用於Net-work-switch的模組）”的研發技術藍圖。橫軸為Net-work-switch的效能，縱軸為模組的大小和功耗

介紹兩種改良的InFO封裝

本文開始介紹兩種改良了“InFO”技術的封裝方式，都是應用於高效能計算機的。其一，堆疊兩個“InFO”，即“InFO_SoIS（System on Integrated Substrate）”；其二，在模組（尺寸和晶圓大小相近）上橫向排列多個矽晶片（Silicon Die，或者Chip），再透過“InFO”結構，使晶片和輸入/輸出端子相互連線，即“InFO_SoW（System on Wafer）”。

用於超高效能計算機的“InFO”的改良技術，左側為支援超高波段（毫米波）的“InFO_SoIS（System on Integrated Substrate）”的斷面圖，右側為在大小近似於晶圓的模組上排列多個晶片（Die）的“InFO_SoW（System on Wafer）”的封裝事例（概念圖）。

首先，我們介紹一下堆疊了兩個“InFO”的“InFO_SoIS（System on Integrated Substrate）”的技術概要。在演講幻燈片中展示的“InFO_SoIS”封裝中展示瞭如下結構。首先，在RDL（線路重布層，Redistribution Layer）上放置SoC（System on a Chip）晶片和I/O晶片，透過RDL將訊號線和電源線引到下面。這種結構被稱為“InFO 1”。被引到下面的訊號線和電源線經由微型凸塊（Micro Bump）與具有多層排線結構的樹脂基板（RDL）相連線。在多層樹脂基板的底部廣泛分佈著將訊號線和電源線引出的凸塊（Bump），且凸塊的間距（Pitch）比InFO 1更寬。這種結構被稱為“InFO 2”。此外，樹脂基板的四周還設計有防止翹曲的“加強環（Stiffener Ring）”。

“InFO_SoIS”的構造圖（左）、試做事例（右）。出自TSMC“Hot Chips 33 演講

試做的“InFO_SoIS”封裝品將一個SoC、四個I/O 晶片容納於InFO 1中，下部由InFO 2支撐。尺寸為91毫米見方。矽晶片（Silicon Die）全部為良品，封裝、組裝的良率超過95%。此外，100毫米見方的“InFO_SoIS”的封裝良率達到了100%。

且對試做的“InFO_SoIS”封裝品和傳統的樹脂基板（GL102）在毫米波帶中的損耗進行了比較。在28GHz情況下，插入損耗（溫度25度一一125度）減少了約25%，在50GHz下，減少了約30%。

“InFO_SoIS”在毫米波帶上的插入損失，並與傳統的樹脂基板（GL102）進行比較。左下的表格為28GHz和50GHz的相對值（把傳統基板視為單位“1”），右下方的圖表為插入損失的周波特性

InFO實現了晶圓級超大處理器

上文中，我們介紹了支援毫米波訊號的“InFO_SoIS”的概要，下面我們介紹晶圓級（Wafer Scale）的超大型封裝技術一一“InFO_SoW”的概要。“InFO_SoW”技術被AI初創公司Cerebras Systems研發的晶圓級深度學習處理器“WSE（Wafer Scale Engine）”採用。WSE的晶片尺寸極大，為215毫米見方，與直徑為300毫米的矽晶圓相匹配。

“InFO_SoW”技術的特點如下，將大規模系統（由大量的矽晶片組成）集成於直徑為300毫米左右的圓板狀模組（晶圓狀的模組）上。透過採用InFO技術，與傳統的模組相比較，可以獲得更小型、更高密度的系統。

“InFO_SoW”技術的特點（上）、結構（左下）、研發事例（右下）

模組的構成如下：晶圓狀的放熱模組（Plate）、矽晶片（Silicon Die）群、InFO RDL、電源模組、聯結器等。矽晶片群的相互連線、矽晶片群和電源模組以及聯結器之間的連線都藉由RDL完成。

比較利用倒裝晶片（Flip Chip）技術的Multi-chip-module（MCM）和“InFO_SoW”

演講中，還比較了採用倒裝晶片（Flip Chip）技術的Multi-chip-module（MCM）和“InFO_SoW”。與MCM相比，相互連線的排線寬度、間隔縮短了二分之一，排線密度提高了兩倍。此外，單位面積的資料傳輸速度也提高了兩倍。電源供給網路（PDN）的阻抗（Impedance）明顯低於MCM，僅為MCM的3%。

CoWoS：十年五代的封裝技術

如上文所述，TSMC根據中間基板（Interpoer）的不同，把“CoWoS”分為三種類型。第一，把矽（Si）基板當做中間基板，即CoWoS_S（Silicon Interposer），這就是在2011年研發的最初的“CoWoS”技術，與過去的“CoWoS”相比，它的先進之處在於，它是一種把矽基板當做中間基板的先進封裝技術。

第二為“CoWoS_R（RDL Interposer）”，即把RDL（線路重布層，Redistribution Layer）當做中間基板。第三為“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，即把小型的矽晶片（Silicon Die）和RDL當做中間基板。但是，需要讀者留意的是，TSMC把“Local Silicon Interconnect”縮寫為“LSI”。

“CoWoS_S（原來的CoWoS）”的斷面結構圖。即2。5D封裝的代表事例。透過在作為中間基板（Interposer）的矽基板上形成高密度排線、矽通孔（TSV），不僅可以高密度地放置矽晶片（Silicon Die），還可以高速傳輸訊號

“CoWoS_S（原來的CoWoS）”是在2011年開發的，且被稱為“第一代（Gen-1）”。被Xilinx的高階FPGA等產品採用。矽制中間基板的最大尺寸為775平方毫米（25mmx31mm）。幾乎接近於一張Reticle 的曝光尺寸（26mm×33mm，ArF液浸式掃描情況下）。即，FPGA晶片（Die）的生產技術為28奈米的CMOS工藝。就採用了此款技術的Xilinx的高階FPGA“7V2000T”而言，將四顆FPGA邏輯晶片搭載於“CoWoS_S”上。

就2014年研發的第二代“CoWoS_S”而言，矽制中間基板的尺寸擴大到了1，150平方毫米。接近於1。5張Reticle的曝光面積（1，287平方毫米）。在2015年，被Xilinx的高階FPGA“XCVU440”採用。搭載了三顆FPGA的邏輯晶片。FPGA晶片的製造技術為20奈米的CMOS工藝。

就2016年研發的第三代“CoWoS_S”而言，雖然矽制中間基板的尺寸沒有什麼變化，但是首次混合搭載了高速DRAM模組（HBM）、邏輯晶片。在2016年，被NVIDIA的高階GPU（GP100）採用。混合搭載了GPU晶片和“HBM2”。“HBM2”為矽晶片（Silicon Die）壓層模組（透過TSV將四顆DRAM晶片和一顆Base Die（位於最下層）連線起來），“GP100”上搭載了四顆HBM2模組。將容量為16GB（128GBit）的DRAM和GPU高速連線。

就2019年研發的第四代“CoWoS_S”而言，矽制中間基板的尺寸擴大至相當於兩張Reticle的曝光面積。幾乎達到了1，700平方毫米。這款大型的中間基板上混合搭載了大規模的邏輯晶片和六個HBM2。單個HBM2的儲存容量增加到了8GB（64GBit），因此合為計48GB（384 GBit），容量是第三代的三倍。

“CoWoS_S（原來的CoWoS）”的發展歷程。從2011年的第一代到2021年的第五代，一直在改良

如上所述，原本中間基板的尺寸就很大，如今愈來愈大。第一代的面積為775mm

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（相當於一張Reticle），第二代和第三代的面積相當於1。5張Reticle，分別為1，150mm

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、1，170mm

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。第四代面積進一步增大，相當於兩張Reticle，為1，700mm

2

。

最初搭載在中間基板上的矽晶片（Silicon Die）為多個邏輯晶片（Logic Die），第三代以後開始混搭邏輯晶片和儲存晶片。即開始混合搭載邏輯晶片（SoC）、高速DRAM模組“HBM（High Bandwidth Memory）”的壓層晶片（Die）群。具體而言，一顆SoC晶片和四顆HBM（4Gbit*4顆，合計為16Gbit）。就第四代而言，在SoC芯片面積（整合程度）擴大的同時，混搭的HBM增至六個。透過將單個HBM的儲存容量增加兩倍，使HBM的總容量較第三代增長了三倍（48Gbit）。

就今年（2021年）第五代（CoWoS_S，原來的CoWoS）而言，矽制中間基板的面積擴大至2，500mm

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，相當於三張Reticle，同時，搭載了八個HBM，這相當於第三代的兩倍。邏輯矽晶片（Logic Silicon Die）還是Chiplet，兩顆Mini-die被放置在1，200mm

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的區域內。可搭載的HBM的規格為“HBM2E（即HBM的第二代強化版）”。

就矽制中間基板的RDL（線路重布層，Redistribution Layer）而言，透過提高銅（Cu）排線的厚度，使方塊電阻（Sheet Resistance）減少了一半（甚至更多）。透過5層銅排線使矽晶片（Silicon Die）相連線。此外，為了進一步減少矽通孔（Through Silicon Via， TSV）的高頻損耗，針對TSV進行了再次設計。在2GHz～14GHz高頻帶的插入損耗（S21）為0。1dB（甚至更高），重新設計後為0。05dB。此外，透過將“嵌入式深溝電容（eDTC，embedded Deep Trench Capacitor）”裝入矽制中間基板，穩定了電源系統。eDTC的容量密度為300nF/mm

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。在100MHz~2GHz頻帶，電源分佈網路（PDN）的電阻抗（Impedance）減少了35%（得益於eDTC）。

支援第五代“CoWoS_S（以往的CoWoS）”的技術要素

新一代（第六代）的“CoWoS_S”預計在2023年研發。矽制中間基板的尺寸達到4張Reticle的尺寸。計算下來為3，400mm

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左右（約58。6mm見方）。邏輯部分搭載兩顆（或者更多）Mini-die，儲存部分搭載了12個HBM。對應的HBM的規格為“HBM3”。

“CoWoS_S（以往的CoWoS）”的研發產品路線圖（Road Map）

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